1.2　拓展摩尔定律——3D封装

1.2.1　3D封装驱动力

自摩尔定律提出以来，晶体管尺寸不断减小，芯片性能不断提升，成本逐渐降低。但是晶体管特征尺寸已逐渐接近物理极限，从90nm工艺节点缩小至7nm、5nm、3nm工艺节点，其量子效应和短沟道效应越来越严重。芯片制造的工艺节点（如7nm、5nm等）是指前道工艺制造的晶体管的导电沟道尺寸。在芯片发展过程中，整个产业链的进步主要是由不断缩小晶体管尺寸来驱动的，这就是著名的摩尔定律。按照摩尔定律，同样的芯片面积能够集成的晶体管数量每两年左右翻一番［20， 21］。缩小晶体管尺寸不仅提高了集成密度，也带来了性能的提升和功耗的降低。但是随着先进工艺节点中晶体管的尺度迅速逼近物理极限（达到原子尺度），继续缩小晶体管尺寸变得越发困难。从技术⻆度看，这些困难主要体现在光刻精度、沟道材料及漏电流控制等方面。

在最新的工艺节点中，为了缩小晶体管尺寸并实现半导体芯片的性能和功耗的优化，半导体业界采用了一些新结构（如应变硅［22］）、新材料（如高介电常数栅极［23］）和新制造方法（如双重曝光［24］），使得新工艺节点的研发和制造费用大幅攀升。在世界范围内，只有屈指可数的几家公司能够独立研发和量产最先进的工艺节点。英特尔的工艺早在2015年就已经开发出14nm工艺节点，而10nm工艺节点于2019年才得以推出。目前积极研发5/3nm先进制程的公司主要有台积电、三星和英特尔三家。联电和格罗方德已经放弃继续研发先进制程。可见，继续按照摩尔定律通过缩小晶体管的特征尺寸来提升集成电路的性能已变得越发困难。解决上述问题主要有两个途径：一是探索新材料以继续缩小晶体管特征尺寸并延续摩尔定律；二是不再单纯地缩小晶体管尺寸，而是寻找拓展摩尔定律的方法。

为继续缩小晶体管尺寸，2016年，美国劳伦斯伯克利国家实验室采用单壁碳纳米管（Single-walled carbon nanotube，SWCNT）和二硫化钼（MoS2）等新材料成功制备出栅极物理尺寸为1nm的晶体管［25］，结构如图1-3所示。在截止和导通状态下，晶体管的有效沟道长度分别约为3.9nm和1nm。虽然该研究证实了采用新材料实现1nm晶体管的可能性，理论上可以继续推动摩尔定律的发展，然而碳纳米晶体管仅处于实验室研发阶段，且成本高昂，目前还没有商业化量产的能力。

通过缩小晶体管尺寸来驱动技术进步的模式越发难以维持，先进封装技术被普遍认为是推动集成电路芯片性能持续提升的最重要的途径之一。各半导体厂商都在不断加大在先进封装技术研发和生产上的投资。例如，世界上最大的集成器件制造商（IDM）英特尔和最大的圆片代工厂台积电在近几年推出新一代工艺节点的同时，也着重研发先进封装技术的解决方案。其中主要包括英特尔的EMIB技术［26］，以及台积电的CoWoS（Chip on Wafer on Substrate）［27］和InFO（Integrated Fan-out）［17］技术。三星、海力士和美光三大内存厂商也都开始量产多层芯片堆叠的、由TSV互连的动态随机存储器（DRAM）芯片。这些先进封装集成技术突破了传统的在封装基板表面［二维（2D）平面］上进行集成的限制，使用垂直方向也就是3D互连进行芯片的封装与集成，即3D封装。

根据国际半导体技术发展路线图（International Technology Roadmap for Semiconductors，ITRS）［28］可知，侧重于向高价值、多类型、多功能化方向发展的拓展摩尔定律有望继续推动集成电路技术的发展。基于堆叠互连集成的3D封装是拓展摩尔定律的一个至关重要的研究应用方向。集成电路技术由2D向3D方向发展，最早由诺贝尔奖获得者物理学家费曼于1985在日本所作的《未来的计算机》报告中提出，“推进计算机性能的一个方法是采用3D物理结构代替2D芯片。该技术分段实现，首先实现几层的3D集成，随着时间的推移，3D集成芯片层数将会不断增加［29］”。3D封装将多个芯片或系统（如图像传感器、MEMS、RF、储存器等）在垂直方向堆叠，如图1-4所示，以形成功能更加多元化、更智能的系统，为5G、IoT、AI等新兴领域提供有效的解决方案。芯片堆叠方式主要有三种：芯片-芯片（Chip-to-Chip，C2C）、芯片-圆片（Chip-to-Wafer，C2W）和圆片-圆片（Wafer-to-Wafer，W2W）。W2W是一种真正意义上的圆片级集成，即所有的工艺流程，如微凸点制作、键合、圆片减薄及TSV制作等工艺均在圆片级上进行。由于W2W集成方式的高效率、低成本等独特优势，基于W2W的3D封装已成为高性能、高密度封装领域的研究热点。W2W技术难度大，集成良率是其面临的关键挑战。通过研究并优化键合工艺和材料，3D封装将逐渐由C2C向C2W、W2W方向发展，以提高集成度和集成效率。

本书将重点介绍TSV 3D封装技术，即主要通过TSV和微凸点来实现垂直互连的封装集成技术。目前，业界普遍将3D封装分类为3D芯片堆叠和2.5D中介层封装，如图1-5所示。值得注意的是，从本质上讲，2.5D中介层封装也属于3D封装范畴，只是由于目前中介层中不含有源器件（Active Element），所以采用中介层的集成通常称为2.5D中介层。随着技术的发展，在中介层中集成有源器件已经逐渐成熟，能够提供更加丰富的功能［31］。无论采用何种形式，其核心理念都是在垂直方向堆叠两层或更多层的芯片以形成高价值的系统。从电信号传输的⻆度考虑，3D封装需要完成三个主要任务：①将信号从芯片的正面（晶体管所在的那一面）传递到背面；②实现堆叠的多层芯片之间的信号传输；③提供整个3D芯片和系统之间的信号传输接口。负责第一个任务的便是TSV技术，这也是3D封装中的核心工艺模块之一。因此，下面将重点介绍TSV技术。

1.2.2　3D TSV封装优势

对于3D封装技术来讲，由于多个芯片在垂直方向堆叠，所以芯片之间的互连方式尤为重要。典型的互连方式如图1-6所示，主要有引线键合（Wire Bonding，WB）、球栅阵列（BGA）和TSV三种互连方式。其中，引线键合是目前工艺最成熟的互连方式。但是引线技术不适用于多个芯片堆叠的情况，并且随着芯片层级增多，互连线长度增加，将引起互连延迟及功耗的增加。BGA互连技术主要通过回流方式将多个芯片堆叠，常用于叠层封装（Package on Package，PoP）。相对于引线键合，BGA互连方式的互连线的长度和功耗均有所减小，但基于BGA的PoP封装体难以制备小型化的封装结构。随着智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域不断涌现，对更高性能和更高带宽的需求不断增加，采用高密度TSV互连的芯片堆叠技术被开发出来，并成为研究热点。如图1-6（c）所示，上下多个芯片之间通过垂直TSV和微凸点互连，可以更好地满足芯片更高宽带、更多功能的需求。

TSV互连技术通常与微凸点技术、薄芯片技术结合，将多个芯片在垂直方向上堆叠。TSV实现垂直堆叠芯片之间的信号连接是3DIC集成的核心技术之一。威廉·肖克利（William Shockley）于1958年提出的专利申请“Semiconductive wafer and method of making the same”首次提出了TSV结构，并获得批准［32］。图1-7（a）为威廉·肖克利提出的TSV结构示意图。TSV的主要作用有两个：一是实现了芯片正反面之间的电导通；二是热管理（如Thermal TSV，TTSV）。TTSV有利于释放热并提高热管理性能［33］。目前应用最广泛的是Cu-TSV，即TSV中填充铜。而使用铜作为TSV填充材料的3D集成，主要是由日本超级先锋协会首创电子技术联盟（1999—2003年）率先实现的。图1-7（b）展示了不同尺寸下的Cu-TSV截面形貌。通过完善TSV刻蚀、阻挡层/种子层沉积、电镀（Electroplating）等关键技术，可制备深宽比（TSV深度与TSV直径的比值）达20∶1的TSV，显著地提高了互连密度。典型的Cu-TSV的制作主要包括以下6个关键工艺步骤：

（1）通过深反应离子刻蚀（Deep Reactive Ion Etching，DRIE）技术或者激光打孔技术制作TSV；

（2）通过等离子体增强化学气相沉积（Plasma Enhanced Chemical Vapor Deposition，PECVD）或者热氧化技术制作绝缘层（如SiO2）；

（3）通过物理气相沉积（Physical Vapor Deposition，PVD）技术制作阻挡层（如Ti）和种子层（如铜）；

（4）通过电镀技术将铜填充于TSV中，而对于小尺寸的TSV，可以采用化学气相沉积技术填充金属钨；

（5）通过化学机械抛光（Chemical Mechanical Polishing，CMP）技术去除多余的铜或钨；

（6）TSV铜从圆片背面露出工艺。

基于TSV工艺模块在整个芯片制造流程中的相对位置，主流的TSV技术可分为Via-middle和Via-last两条路线。在Via-middle技术路线中，TSV工艺模块被置于前道工艺和后道工艺之间，也就是在前道工艺将晶体管制造完成后形成TSV再进行后道工艺，即金属互连层的制造。而在Via-last技术路线中，前道工艺和后道工艺都完成后再完成TSV工艺模块。基于不同应用的实际需求和经济上的考虑，不同的厂商往往会选择不同的TSV技术路线。图1-8为基于Via-middle或Via-last的3D封装流程图。整个制造流程由多个紧密相连的工艺模块组成，主要包括TSV（Via-middle或Via-last）制作、临时圆片键合/拆键合、圆片减薄、再布线、微凸点、预组装、芯片堆叠、集成封装等。采用不同TSV技术，整个工艺流程中工艺模块的先后顺序需要做出不同的安排。在实际生产中，针对不同的应用需求，不仅需要对某些基本工艺模块进行优化，也需要对工艺集成流程进行灵活调整。

目前，工艺成熟、成本较低的封装互连结构包括金属引线、焊球、微凸点、铜柱和金属布线等，而TSV技术是唯一能实现芯片内部上下互连的技术。TSV技术可以使多个芯片实现垂直互连，是实现芯片之间最短互连的关键技术。虽然目前TSV技术成本较高，但是TSV技术优势非常明显：

（1）易实现堆叠芯片之间最短的电信号连接通道；

（2）更小的封装尺寸；

（3）信号损失小；

（4）高带宽、低功耗、低信号延迟；

（5）能够实现圆片级三维封装和异构集成；

（6）提供高效的系统级封装（System in Package，SiP）解决方案。

由于TSV技术所具有的独特优势，其主要用于高性能和高密度的封装中，可以充分发挥圆片级工艺、超精细布线和微凸点等技术优势，非常重要的一点是可将多个芯片垂直堆叠并通过TSV互连以使互连线长度显著缩短，将传统印制电路板上的毫米级的互连线路缩短至几十微米级别。对于在芯片间需要大量高速数据传输的应用（如在处理器芯片和存储芯片之间），将互连长度大幅缩短对整个系统的性能提升具有极为重要的意义。具体来讲，线路中信号传输的延时一般可以简单地由RC延时常数（τ）来表征，即延时正比于线路的电阻（R）和电容（C）。由于电阻和电容的大小都和线路的长度（L）成正比，所以延时和线路长度的平方成正比，可以表述为

由式（1-1）可知，缩短互连线长度可以显著地降低互连延迟。FPGA的仿真结果表明，使用3D集成可以降低约30%的系统延迟［35］。另外，缩短互连线长度也有利于降低系统功耗。互连线本身功耗（P）可以表示为

式中，f为频率；C为电容；V为电压。由于C与L成正比，所以P和L也成正比。因此，缩短互连长度不仅可以降低导线本身的功耗，还可以降低对驱动电路功耗的要求。基于OpenSPARCT23处理器核心的模拟研究显示，使用两层芯片堆叠的3D设计可使其功耗降低约20%［36］。

图1-9展示了三星公司采用PoP和3D TSV两种解决方案制备宽I/O 3D储存器的对比图。可见，3D TSV解决方案具有显著的优势。相对于PoP封装结构，3D TSV封装尺寸缩小了35%，能源功耗降低了50%，带宽增加了8倍。

对于一些传感器，如图像传感器和指纹传感器，如何在尽量小的封装尺寸内有效地将传感器信号传递到系统中（通常情况下，是芯片的背面），是封装需要解决的核心问题。使用3D TSV能够有效地满足这一需求。在一些最新的图像传感器芯片和指纹识别芯片中，3D TSV已被广泛采用。

综上所述，近些年来，3D封装的迅猛发展是由技术、经济和市场应用共同驱动的。从技术⻆度看，3D封装可以显著降低系统的延时和功耗，并大幅提高集成密度；从经济⻆度考虑，3D封装提供了一条有效降低高端芯片制造成本和提高良率的途径。此外，3D封装能够满足很多应用在小尺寸内有效传输信号的需求。