2.1 应变硅工艺技术

应变硅技术是指通过应变材料产生应力，并把应力引向器件的沟道，改变沟道中硅材料的导带或者价带的能带结构，可以通过合理的器件设计来获得合适的应力方向从而减小能带谷内、谷间散射概率以及载流子（电子和空穴）沟道方向上的有效质量，达到增强载流子迁移率和提高器件速度的目的，通过应用应变硅技术制造集成电路的工艺称为应变硅工艺制程技术。

2.1.1 应变硅技术的概况

20世纪80年代，Si/SiGe异质结技术快速发展，应变硅技术开始出现。1985年，Abstreiter等人^［1］在Si_1-xGe_x合金衬底上外延生长应变硅，并观察到二维电子气，并基于Shubnikov-de Haas和回旋加速共振试验确定了硅导带中原六重简并的Δ6能谷分裂成低能量的二重Δ2能谷和高能量的四重Δ4能谷。但是，当时应变硅是生长在缺陷密度非常高的Si_1-xGe_x层上，致使应变硅中的电子霍尔迁移率比体硅低。

1991年，贝尔实验室的Fitzgerald通过运用高温下Ge的组分渐变，降低了在Si_1-xGe_x层上应变硅的位错密度，把位错密度从10⁸cm^-2降低到10⁶cm^-2，从而把二维电子气的迁移率从19000cm²/（V·s）提高到96000cm²/（V·s），所以应变硅中的电子霍尔迁移率比体硅有了显著提高^［2～4］。Fitzgerald还提出了应变硅（Strained Silicon）的概念。

1992年，斯坦福大学的Welser等人^［5］，在国际电子器件大会（IEDM）上，首次报道了制造在Ge的组分渐变缓冲层上的长沟道应变硅NMOS，该NMOS是以SiO₂为栅介质，应变硅表面的沟道电子迁移率相对于体硅器件的提高了70%，也就是应变硅NMOS的速度提高70%。

1993年，Nayak等人^［6］首次报道了应变硅PMOS中空穴迁移率提高了50%，并提出了应变硅技术使价带中的轻空穴和重空穴带发生分裂，从而提高空穴迁移率的理论。

2000年，在VLSI技术讨论会上，来自东芝的Mizuno发表了利用应变硅技术制造在绝缘衬底上的NMOS的性能提高了60%^［7］。

2002年，IBM在VLSI技术讨论会上称其利用应变硅技术研制的短沟道NMOS的速度提高了15%^［8］。

2002年，Intel公司发布将应变硅技术应用于90nm CMOS工艺制程技术。至此，应变硅技术正式应用于集成电路制造工艺制程生产中。

2.1.2 应变硅技术的物理机理

通过计算外电场作用下载流子的平均漂移速度，可以求得载流子的迁移率和电导率。设沿x方向施加强度为E的电场，考虑电子具有各向同性的有效质量，如在t=0时某个电子恰好遭到散射，散射后沿x方向的速度为v_x0，经过时间t后又遭到散射，在此期间作加速运动，再次散射前的速度v_x为

假定每次散射后v₀方向完全无规则，即散射后各个方向运动的概率相等，所以，多次散射后，v₀沿x方向分量的平均值为零。因此，只要计算多次散射后第二项的平均值即得到平均漂移速度^［9］。

在t～（ t+dt）时间内遭到散射的电子数为 N₀Pe^-Ptdt，每个电子获得的速度为 -（ q/） Et，两者相乘再对所有时间积分就得到N₀ 个电子漂移速度的总和，除以N₀ 就得到平均漂移速度，即

因为，所以

根据电子迁移率的定义

得到电子迁移率μ_n为

同理得到空穴迁移率μ_p为

τ_n是电子运动的平均自由时间，τ_p是空穴运动的平均自由时间，它们是散射几率P的倒数，是电子在运动方向上的有效质量，是空穴在运动方向上的有效质量，q为电子电荷。可见可以通过降低有效质量或者散射几率的方法来提高载流子迁移率。

在普通的硅衬底材料中，硅具有多能谷的能带结构，沿晶向族<100>其导带由六个简并能谷构成，这六个简并能谷分别有六个导带极值，并且导带底附近的等能面形状为旋转椭球面，其电子有效质量在旋转椭球等能面的不同方向上有所不同，沿椭圆短轴运动和长轴运动的有效质量分别为m_t和m_l。如取x，y，z轴分别沿［100］、［010］和［001］方向，则不同极值的能谷中的电子沿x，y，z方向的迁移率是不同。假设电场强度E_x沿x方向，［100］能谷中的电子沿x方向的迁移率μ₁，其余能谷中的电子，沿x方向的迁移率μ₂=μ₃。设电子的浓度为n，则每个能谷单位体积中有n/6个电子，电流密度J_x应是六个能谷中电子对电流的贡献的总和^[9]。图2-1所示为推导电导有效质量的示意图。各个能谷中电子迁移率如下：

在x轴方向上的2n/6个电子的旋转椭球等能面的长轴与x轴平行，所以它们的有效质量是m_l，电子的迁移率：

在y轴和z轴方向上的4n/6个电子的旋转椭球等能面的短轴与x轴平行，所以它们的有效质量是m_t，电子的迁移率：

总的电流密度：

令：

那么：

μ_c是电导迁移率,那么：

m_c是电导有效质量，那么：

硅的m_l=0.98m₀，m_t=0.19m₀，所以m_c=0.26m₀，m₀是电子惯性质量。可见电子旋转椭球等能面长轴的电导有效质量m_l是短轴的电导有效质量m_t的五倍多。

1.施加单轴压应力改变导带能带结构

对硅材料施加应力可以使导带底的六个简并能谷发生分裂。当沿［100］方向施加单轴压应力时，原有的六重简并的能谷（Δ6）的简并被解除，能谷发生分裂，分裂为两组：一组是向下移动的能量较低的二重简并能谷即主能谷（Δ2）；一组是向上移动的能量较高的四重简并能谷即次能谷（Δ4）。图2-2所示为沿［100］方向施加单轴压应力后能谷示意图。由于主能谷的能量较低，被电子占据的概率较大，对于沿［100］方向，其主能谷等能面的轴向平行于该方向，电子的电导有效质量是，它比体硅的电子电导有效质量m_c=0.26m₀大，所以施加压应力可以增大压应力方向的电子电导有效质量。对于沿［001］或者［010］方向，其主能谷等能面的轴向垂直于该方向，电子的电导有效质量是m_t=0.0633m₀，它比体硅的电子电导有效质量m_c=0.26m₀小，所以施加压应力可以降低垂直于压应力方向的电子电导有效质量。

图2-3所示为沿［100］方向施加单轴压应力硅的Δ2和Δ4能带底部发生应变前和之后的能量示意图，左边是未发生应变的Δ2和Δ4能带，右边是发生应变的Δ2和Δ4能带。未应变的硅的Δ2和Δ4能带底部的能量相差小于0.1eV，48%的电子在Δ2能谷和52%的电子在Δ4能谷。当硅受到压应力时能谷分裂，Δ2能谷能量下降，而Δ4能谷能量上升，它们之间存在较大的能量差，从而减小了Δ2和Δ4能谷之间的声子散射概率，电子散射概率降低。

2.施加单轴张应力改变导带能带结构

当在［100］方向施加单轴张应力时，原有的六重简并的能谷（Δ6）也会发生分裂，分裂为两组：一组是向上移动的能量较高的二重简并能谷即次能谷（Δ2）；一组是向下移动的能量较低的四重简并能谷即主能谷（Δ4）。图2-4所示为沿［100］方向施加单轴张应力后能谷示意图。由于主能谷的能量较低，被电子占据的概率较大，对于沿［100］方向，其主能谷等能面的轴向垂直于 [100] 方向，电子的电导有效质量是，它比体硅的电子电导有效质量m_c=0.26 m₀ 小，所以施加单轴张应力可以降低张应力方向的电子电导有效质量。对于沿 [ 001 ] 或者 [ 010 ] 方向，其主能谷等能面的轴向平行于该方向，电子的电导有效质量是m_c=0.4774m₀，它比体硅的电子电导有效质量m_c=0.26m₀大，所以施加张应力可以增大垂直于应力方向的电子电导有效质量。

图2-5所示为沿［100］方向施加单轴张应力硅的Δ2和Δ4能带底部发生应变前和之后的能量示意图。当硅受到压应力时能谷分裂，Δ2能谷能量上升，而Δ4能谷能量下降，它们之间存在较大的能量差，从而减小了Δ2和Δ4能谷之间的声子散射概率，电子散射概率降低。

3.硅价带的能带结构和施加应力改变能带结构

硅材料的价带非常复杂，价带顶位于K=0，即在布里渊区的中心，能带是简并的。如果不考虑自旋，能带是三度简并的，如果考虑自旋，能带是六度简并的。如果考虑自旋-轨道耦合，可以取消部分简并，得到一组四度简并的状态和另一组二度简并的状态。四度简并的能量表示式为

二度简并的能量表示式为

式中，Δ是自旋-轨道耦合的分裂能量，约为0.04eV；常数A、B、C由计算不能准确求出，需借助回旋共振试验定出。

由式（2-14）可见，对于同一个波矢K，E（K）可以有两个值，在K=0处，能量相重合，这对应于极大值相重合的两个能带，表明硅有两种有效质量不同的空穴。如果根式前取负号，得到有效质量较大的空穴，称为重空穴，有效质量用表示；如果取正号，则得到有效质量较小的空穴，称为轻空穴，有效质量用表示。式（2-14）所表示的等能面具有扭曲的形状，为扭曲面。

式（2-15）表示第三个能带，由于自旋-轨道耦合作用，使能量降低了Δ，与上面两个能带分开，等能面接近球面。对应于第三种空穴有效质量，有效质量用表示。但是由于这个能带离开价带顶，因此一般只对前两种价带感兴趣，因为自旋-轨道能带的能量比重空穴带和轻空穴带低，空穴主要占据重空穴带和轻空穴带，重空穴带和轻空穴带影响空穴的迁移率。

利用回旋共振试验定出其系数，从而算出硅的空穴电导有效质量=0.53m₀和。

为了简单描述硅发生应变时的能带变化情况，利用抛物线表示重空穴带（HH），轻空穴带（LH）和自旋-轨道耦合能带。在硅中引入应力后，不仅使轻重空穴带发生劈裂，而且能带形状也会发生改变。图2-6所示为在<001>晶向上施加单轴应力发生应变前后的能量示意图。图2-6a是未发生应变时的能带图，重空穴带和轻空穴带在价带顶附近重合。图2-6b是施加单轴压应力时的能带图，重空穴带和轻空穴带发生分裂，轻空穴带上升，重空穴带下降，空穴首先占据轻空穴带，空穴平均电导有效质量降低，空穴的电导有效质量是。图2-6 c是施加单轴张应力时的能带图，轻空穴带下降，重空穴带上升，空穴首先占据重空穴带，空穴平均电导有效质量升高，空穴的电导有效质量是。

研究发现，当张应力作用于NMOS在<100>或者<110>晶向的沟道上，NMOS的速度随着应力的增加而增加，而对于压应力正好相反，NMOS的速度随着应力的增加而减小。对于PMOS，不管是压应力还是张应力作用于<100>晶向的沟道上，它几乎不会影响PMOS的速度，为了通过应变技术提高PMOS的速度，PMOS的沟道必须制造在<110>晶向上。当压应力作用于PMOS在<110>晶向的沟道上，PMOS的速度随着应力的增加而增加，而对于张应力正好相反，PMOS的速度随着应力的增加而减小。在没有受到应力的情况下，PMOS在<100>方向上的速度要比在<110>晶向的速度大，这就是为什么通用的衬底晶圆片都是在<100>方向的，而在需要考虑利用应变技术改变PMOS的速度的时候才会选择<110>晶向的衬底晶圆片^［10］。

随着CMOS集成电路工艺制程技术特征尺寸不断缩小到90nm及以下时，短沟道效应不断加强，传统的做法是依靠提高器件沟道的掺杂浓度和减小栅氧化层厚度，来达到减小源漏与衬底之间的耗尽层和提高栅控能力，从而达到改善短沟道效应的目的。但是高掺杂的沟道会增大库伦散射，提高栅控能力会形成强电场导致界面散射增强，从而导致载流子迁移率下降，降低了器件的速度，所以单纯依靠几何尺寸上的缩小已经几乎不能改善器件的性能，需要利用应变硅技术来改善器件的载流子迁移率，以补偿高掺杂引起的库伦散射和强电场引起的界面散射，从而提高器件的速度。目前业界通用的应变硅工艺制程技术包括四种：第一种是源漏嵌入SiC应变技术；第二种是源漏嵌入SiGe应变技术；第三种是应力记忆应变技术；第四种是接触刻蚀阻挡层应变技术。

2.1.3 源漏嵌入SiC应变技术

源漏区嵌入SiC应变技术被广泛用于提高90nm及以下工艺制程NMOS的速度，它是通过外延生长技术在源漏嵌入SiC应变材料，利用硅和碳晶格常数不同，从而对沟道和衬底硅产生应力，改变硅导带的能带结构，从而降低电子的电导有效质量和散射概率。

硅的晶格常数是5.431Å，碳的晶格常数是3.57Å，硅与碳的不匹配率是34.27%，从而使得SiC的晶格常数小于纯硅，并且碳的晶格常数远小于硅的晶格常数，SiC只需很少的碳原子就可得到很高的应力。图2-7所示为在硅衬底上外延生长SiC应变材料外延。SiC会对横向的沟道产生张应力，从而使沟道的晶格发生形变，晶格变大。

在NMOS的源漏嵌入SiC应变材料，如图2-8所示，NMOS的沟道制造在［100］方向上，SiC应变材料会在该方向产生单轴的张应力，得到的主能谷的等能面的轴向都是垂直于沟道方向，沿沟道方向单轴张应力会减小沟道方向的电子电导有效质量和散射概率，源漏嵌入SiC应变材料可以有效地提高NMOS的速度。

源漏嵌入SiC应变材料是选择外延（Selective Epitaxial Growth，SEG）技术。选择外延技术是利用外延生长的基本原理，以及硅在绝缘体上很难核化成膜的特性，在硅表面的特定区域生长外延层而其他区域不生长的技术。外延生长的基本原理是根据硅在SiO₂上核化的可能性最小，在Si₃N₄上比在SiO₂上大一点，在硅上可能性最大的特性完成的。这是因为在硅衬底上外延生长硅层是同质外延，而在SiO₂和Si₃N₄上是异质外延，所以落在绝缘体上的原子因不易成核而迁移到更易成核的硅单晶区内。

实现源漏嵌入SiC应变材料工艺具有一定的难度，因为SiC应变材料外延生长工艺的选择性比较差，它在源漏凹槽衬底生长的同时，也会在氧化物等非单晶区域上生长，例如在侧壁和STI上生长^［11］。可以通过CVD淀积和湿法刻蚀技术，进行多次淀积和多次刻蚀的方式来改善外延生长SiC应变材料，因为利用CVD工艺可以在单晶硅衬底获得单晶态的SiC薄膜，而在氧化物等非单晶区域上得到非晶态的SiC薄膜，由于非晶态的SiC薄膜具有较高的刻蚀率，所以可以通过多次淀积和多次刻蚀循环在源漏单晶硅衬底上选择性生长出一定厚度的单晶态SiC薄膜。

另外，SiC应变材料在高温热退火的热稳定性比较差，在大于900℃的高温热退火中，SiC应变材料中的部分碳原子会离开替位晶格的位置，一旦替位碳原子离开替位晶格，应力就会失去，离开的碳原子的数量与高温热退火的时间成正比。所以在SiC应变材料薄膜形成后，必须严格控制高温退火的时间，而先进的毫秒退火工艺可以改善这一问题。

图2-9所示为NMOS的源漏嵌入SiC应变材料的工艺流程。

2.1.4 源漏嵌入SiGe应变技术

与通过源漏嵌入SiC应变材料来提高NMOS的速度类似，通过源漏嵌入SiGe应变材料可以提高PMOS的速度。源漏嵌入SiGe应变技术被广泛用于提高90nm及以下工艺制程PMOS的速度。它是通过外延生长技术在源漏嵌入SiGe应变材料，利用锗和硅晶格常数不同，从而对衬底硅产生应力，改变硅价带的能带结构，降低空穴的电导有效质量。

硅的晶格常数是5.431Å，锗的晶格常数是5.653Å，硅与锗的不匹配率是4.09%，从而使得SiGe的晶格常数大于纯硅。图2-10所示为在硅衬底上外延生长SiGe应变材料外延。SiGe应变材料会对横向的沟道产生压应力，从而使沟道的晶格发生形变，晶格变小。

在PMOS的源漏嵌入SiGe应变材料，如图2-11所示，PMOS的沟道制造在［110］方向上，SiGe应变材料会在该方向产生单轴的压应力，该压应力可以使价带能带发生分裂，重空穴带离开价带顶，轻空穴带占据价带顶，从而减小沟道方向的空穴的电导有效质量，最终源漏嵌入SiGe应变材料可以有效地提高PMOS的速度。

源漏嵌入SiGe应变材料也是利用选择性外延技术生长的。源漏嵌入SiGe应变材料的工艺的硅源有SiCl₄，SiHCl₃，SiH₂Cl₃和SiH₄，锗源有GeH₄，硅源中的氯原子（或者HCl）可以提高原子的活性，氯原子的数目越多，选择性越好，这是因为氯可以抑制Si在气相中和掩膜层表面成核。锗含量是SiGe应变材料外延工艺的一个重要参数，锗的含量越高，应力越大。但是，锗含量过高容易造成位错，反而降低了应力的效果。

图2-12所示为PMOS的源漏嵌入SiGe应变材料的工艺流程。

2.1.5 应力记忆技术

应力记忆技术（Stress Memorization Technique，SMT），是一种利用覆盖层Si₃N₄单轴张应力提高90nm及以下工艺制程中NMOS速度的应变硅技术^［12］。淀积覆盖层Si₃N₄薄膜后，通过高温退火把应力传递给源漏和栅极，再通过它们把应力传递到沟道，同时应力会被它们记忆，然后通常酸槽去除应力覆盖层Si₃N₄薄膜，完成工艺制程后器件表面不会再有覆盖层Si₃N₄薄膜。

如图2-13所示，覆盖层Si₃N₄会在沟道［100］方向产生单轴的张应力，得到的主能谷等能面的轴向都是垂直于沟道方向，沿沟道方向的电子电导有效质量和散射概率都会减小，覆盖层Si₃N₄可以有效地提高NMOS的速度。

研究表明SMT的单轴张应力在提高NMOS速度的同时会降低PMOS的速度^［13］。为了避免SMT影响PMOS的速度，在淀积覆盖层Si₃N₄后，额外增加一次光刻和刻蚀去除PMOS区域的覆盖层Si₃N₄，再进行高温退火^［14］。

SMT是在完成侧墙和源漏离子注入后，通过PECVD淀积一层高应力的覆盖层Si₃N₄，然后通过一次光刻和干法刻蚀的工艺去除PMOS区域的覆盖层Si₃N₄，再通过高温退火过程。在SMT中，高温退火过程是关键，因为纳米级别的器件对热量的预算是非常敏感的，所以高温退火工艺必须采用工艺时间非常短，并且能精确控制工艺时间的快速热退火技术或者毫秒退火技术。高温退火后，再利用磷酸将Si₃N₄全部去除。

制备Si₃N₄薄膜的气体是SiH₄、NH₃和N₂。Si₃N₄薄膜中也会含有H原子，它主要以Si-H和N-H的形式存在。通过改变H原子的含量可以调节Si₃N₄薄膜的应力，H原子的含量越高Si₃N₄薄膜的应力就越小，可以根据工艺的要求调节淀积Si₃N₄薄膜工艺的条件来改变Si₃N₄薄膜中H原子的含量，例如（SiH₄+NH₃）/N₂比例越大，高频电源功率越大，反应温度越低，H原子的含量就越高，那么Si₃N₄薄膜的应力就越低。

图2-14所示为SMT的工艺流程。

2.1.6 接触刻蚀阻挡层应变技术

SMT仅仅是用来提高NMOS的速度，当工艺技术发展到45nm以下时，半导体业界迫切需要另一种表面薄膜层应力技术来提升PMOS的速度。在SMT技术的基础上开发出的接触刻蚀阻挡层应变技术（Contact Etch Stop Layer，CESL），它是利用Si₃N₄产生单轴张应力来提升NMOS速度和单轴压应力来提升［110］晶向上PMOS速度的应变技术。该应变技术仅适用于45nm及其以下工艺的短沟道器件，长沟道几乎不会获得好处。

如图2-15所示，与应力记忆技术类似，接触刻蚀阻挡层应变技术也是利用覆盖层Si₃N₄会在沟道［110］方向产生单轴的张应力，从而减小沟道方向的电子电导有效质量和散射概率，提高NMOS的速度。

如图2-16所示，对于PMOS，接触刻蚀阻挡层应变技术是利用覆盖层Si₃N₄在PMOS沟道［110］方向产生单轴的压应力，该方向上的压应力可以使价带能带发生分裂，重空穴带离开价带顶，轻空穴带占据价带顶，从而减小沟道方向的空穴的电导有效质量，提高PMOS的速度。

在CMOS工艺制程中，SiON被作为接触孔刻蚀阻挡层和防止BPSG中的B、P析出向衬底扩散，为了有效利用该层薄膜的应力可以通过调整工艺条件把SiON薄膜材料改为Si₃N₄薄膜材料。如2.1.5节所述，在淀积Si₃N₄薄膜的PECVD工艺中，SiH₄和NH₃分别提供硅原子和氮原子，Si₃N₄薄膜中也会含有H原子，它主要以Si-H和N-H的形式存在。通过改变H原子的含量可以调节Si₃N₄薄膜的应力，H原子的含量越高Si₃N₄薄膜的应力就越小，早期的工艺是通过控制气体的比例、高频电源功率和反应温度来调节H原子的含量，但是随着工艺制程要求Si₃N₄薄膜的应力越来越高，更先进的工艺制程中引入紫外光照射条件^［15］，利用紫外光可以打断Si₃N₄薄膜中的Si-H和N-H键，形成更强的Si-H键。利用紫外光照射的工艺主要是淀积张应力的Si₃N₄薄膜，它被用来提高NMOS的速度。

与淀积张应力的Si₃N₄薄膜不同，可以利用双频射频电源的PECVD淀积压应力的Si₃N₄薄膜^［16］，双频射频电源是指它包含高频射频电源和低频电源。淀积压应力的Si₃N₄薄膜的气体源除了包含SiH₄和NH₃外，还包含H₂和Ar（或者N₂）。利用高频射频电源可以电解重原子气体Ar，形成Ar⁺等离子体（或者称为Plasma），再利用低频电源加速Ar⁺离子形成高能离子体，然后利用高能离子的体轰击效应，使得Si₃N₄薄膜更为致密，形成压应力。

图2-17所示为接触刻蚀阻挡层应变技术的工艺流程。